硅芯科技推出三維堆疊芯片系統建模工具3Sheng - asiasworldcity.hk

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來源：硅芯科技官微硅芯科技自研3Sheng Integration Platform，實現三維堆疊芯片的系統級規劃、物理實現與分析、可測性與可靠性設計等，集成“系統-測試-綜合-仿真-驗證”五引擎合一，具有統一數據底座，支持三維異構集成系統的敏捷開發與可定製化的協同設計優化，並在多箇功能和性能上具有獨創性。直面需求3月在HiPi聯盟大會，已聽到多位業內頂級設計專家發聲Chiplet和3D IC對設計和EDA挑戰。近年來國內設計三維異構集成芯片的困擾似乎集中於設計出的堆疊結構，卻在仿真和驗證以後仍然發現諸多問題！於是“缺乏架構設計，急需設計協同和優化，設計要素全線左移”已經成爲了業界對三維芯片堆疊設計的共識！要做一箇設計，初心始於SoC的迭代，如果沒有架構設計，嚴格說是能融合支持IP劃分、工藝選擇、版圖探索、前仿真、互連檢查與優化、基於電源和熱的物理實現、跨Die物理籤核的多點協同設計的架構設計和早期分析工具，那這樣的設計通常會南轅北轍。在近期硅芯科技的行業分享講座上，創始人趙毅博士基於業界3D IC設計遇到的問題做了又一輪的總結。其中提到：頂層架構對於應用場景、有效探索和規劃收斂，以及對於諸多預分析問題的針對性解決策略；面向封裝設施，涉及從互連角度對於單Chiplet、凸點、I/O等設計間的數據trade-off、高複雜度中介層佈線優化、各種信號線設計指標的對策等問題；在綜合設計指標層面，提出了PPPAC新框架中對於先進封裝工藝方案的效益匹配、如何利用封裝結構做性能-成本-穩定性的協同，以及貫穿各級設計的測試與容錯機制。其中，重要提及的是top層的架構貫穿始終，配合架構設計的整套綜合與驗證纔是有效的。在先進封裝的工藝發展，已經進入到PPPAC的三維設計指標階段，新的設計指標們需要我們從架構到性能的協同、設計到封裝的協同，以及籤核到封裝的協同共同來考慮問題。多芯片集成設計中，多箇關鍵問題都聚焦在架構端：若不能在早期的物理和性能上規劃好設計方案，後面大量的工作可能也就是試錯，甚至大量的仿真和驗證，在面對大量複雜互連資源中也僅僅是亡羊補牢。硅芯科技在這個時間推出Chiplet架構設計工具——3Sheng_Zenith系統建模工具，希望和業界同仁共同面對Chiplet和先進封裝目前遇到的首要問題。3Sheng Integration Zenith多芯片集成系統建模工具1. 系統級規劃——從partition到floorplan2. 互連設計與優化——接口設計與佈線優化3. 系統早期分析——架構前仿真和成本模型01系統級規劃1.1 SoC劃分1.2Chiplet建模1.3Floorplan1.4DFT規劃1.1 SoC劃分● SoC劃分是對原有芯片架構的一次分解和重構探索，從原本的x,y軸，向y方向上的延伸，探索設計可能、提升系統性能、擴展到更大的空間、降低SoC本身設計成本與良率。● 3Sheng_Zenith系統建模工具首先將一箇SoC設計（通常爲netlist文件）切分爲多箇小的Die進行模塊化處理，爲後續設計奠定基礎。每個Die被設計爲獨立的Chiplet，以便於靈活地進行佈局規劃和資源優化。後續可通過調整目標函數（設計開銷）的cost係數，執行新一輪的迭代，在各項設計開銷收斂的情況下，逐步完成優化的佈局。SoC劃分1.2 Chiplet建模● Chiplet建模是系統級規劃的核心步驟，工具對每個劃分後的Die進行建模，形成獨立的Chiplet模塊，以確保設計的可重複性和可擴展性。每一塊Die在堆疊設計中可做爲一箇IP進行物理規劃和展示。● 在3Sheng_Zenith工具中，Chiplet建模通過系統規劃後，即可進行物理設計與測試綜合的協同設計，可以在跨Die級別進行信號、電源、功耗、時序的分析，並在完成多Die的系統集成後，每個Chiplet的製造成本可以獲得評估。基於Chiplet模塊的系統級建模1.3 Floorplan●Chiplet建模後即可進行系統級規劃（Floorplan）。Floorplan負責優化所有Chiplet在2.5D/3D集成電路中的佈局，確保資源合理分配，爲後續佈線和仿真做好準備。● 工具支持有豐富的多功能點展示，像飛線、熱力圖等，通過在界面雙擊可以任意切換。系統級規劃顯示1.4 DFT規劃● 多芯片集成系統是多箇同構或異構裸片在封裝級別上的混合集成，相較傳統的芯片集成在質量保障和測試需求上存在巨大差異——如若沒有進行可測性和容錯設計，大量的Bump互連和TSV存在的設計和製造問題均可能成爲破壞系統穩定性和質量的潛在風險，所以基於互連設施的3D DFT就尤爲關鍵。● 3Sheng_Zenith工具在系統規劃的早期就對DFT和FT（Fault tolerance）設計資源進行規劃，對測試和容錯所需要的硬件與互連資源在劃分和系統物理規劃中就進行分配，以完成3D系統的穩定性、完整性和協同熱與應力管理的設計準備。多芯片堆疊系統的互連故障與修復功能示例獲得具有測試完備性的三維堆疊的floorplan後，即可進行互連關係檢查和佈線與優化，快速完成初步的系統結構，設計者後續可以根據生成的多箇結構來進一步評估所希望的SoC架構如何設計。02互連設計優化2.1 3D編輯與顯示2.2接口連接性檢查2.3預佈線與優化2.1 3D編輯與顯示在進行系統級集成編輯中，工具支持三維座標系的圖形設計，供設計者隨意拖動和旋轉視角對設計進行改動。支持多形態堆疊方式，對於各Die重疊部分的互連信息查看與標籤檢索，便於自定義調整，確保系統規劃階段的互連快速搭建。(a) 3D編輯與顯示器(b) 接口連接性檢查2.2 接口連接性檢查3Sheng_Zenith提供接口連接性檢查的功能，檢查進行Bump凸點互連規劃的物理連接關係和邏輯連接關係的一致性。如發生凸點非對準、凸點錯位、不正確的凸點連接問題會報錯出來。設計者在早期完成一輪互連規劃的檢查，在物理實現之後再完成詳細的驗證，這樣可以在早期完成宏觀的互連設計。2.3 預佈線與優化對Bump互連檢查之後，快速進入預佈線與優化。工具對堆疊結構執行全局佈線和細節佈線，確保chiplet之間的信號連接能夠滿足電性要求，並自動迭代優化佈線效果。佈線情況提供實時3D效果圖，對各個層切面可以進行觀察，通過菜單窗口切換即可獲得生成的GDS效果圖。預佈線與優化獲得初步物理編譯的系統，即可進入該系統模型的評估，這些指標在詳細設計中可以進一步優化，3Sheng_Zenith提供的預分析工具可支持初步的性能、穩定性、設計開銷與封裝製造成本的基本考量。03系統早期分析3.1 協同設計仿真3.2佈線魯棒性3.3製造成本評估3.1 協同設計仿真● 在完成系統級規劃後，進入一箇系統性能的早期分析，這是一箇多級的協同設計仿真 (Multi-level Co-Design and Simulation) 。協同設計仿真支持直接調用3Sheng_Volcano分析工具組件，包括信號完整性分析工具Isis、電源完整性工具Pyros、熱/電熱分析工具Dynam，以及功耗分析工具Atrop，以及物理驗證3Sheng_Ravine工具，以確保所設計系統的可靠性和穩定性（如下圖所示）。完整的架構階段預分析● 經系統級規劃的早期分析後，就可進入測試容錯設計與整體的物理設計實現，分別由3Sheng全流程設計工具的3Sheng_Ocean和3Sheng_Ranger來完成測試容錯與Chiplet堆疊的物理綜合過程。不同工具之間享有統一的原生數據底座，可以實現流程和設計環境的靈活切換。這個部分我們在後續的工具發佈中會進一步詳細介紹，在本篇中暫不贅述。3.2 佈線魯棒性在初步規劃的多芯片集成系統，其互連佈線仍然對最終需要的性能，尤其是高帶寬大功耗場景下，基於製造工藝差異等因素，需要對佈線的魯棒性進行一次檢查。工具在系統早期分析中，特別針對跨Die互連的電源線和信號線的結構，對系統模型進行寄生參數提取，完成對整體繞線約束的檢查，確保結構的完整和可靠。3.3 製造成本評估● Chiplet異構集成是下一代的SoC設計方法，除了IP、軟件、模組、光罩等固定SoC成本以外，Chiplet架構設計的另一箇不可或缺組成部分是新系統的製造成本（Fabrication Cost），涉及到根據劃分、floorplan和佈線與優化中基於設計指標的迭代收斂，最終要適應製造的成本，包括晶圓成本、封裝成本、鍵合成本、測試設計成本等。製造成本預分析● 3Sheng_Arhi中豐富的製造成本模型是完成先進封裝方案的保障，確保達成系統級設計，從規劃到封裝協同設計的完整設計，包括性能指標成本與先進封裝成本。對於預佈線的多箇Chiplet與中介層和基板的集成目標，可以獲得各Die的成本分析，包括設計資源預算、佈線效能評估，可以幫助設計者及時發現和優化問題。好了，本次新產品發佈，我們暫先講到這裏，後續期待很快和大家再見面，探討高性能協同設計優化的物理設計、多Die測試容錯設計、高速互連設計協同仿真等方面的工具與設計方案。期待SiChip和業界設計師們一起深入交流三維堆疊芯片的有效設計思路和EDA/IP之道。>如您想瞭解或希望獲得更多該方面內容，請點擊文末左下角“閱讀原文”or掃描二維碼，獲取SiChip的3Sheng Integration紫皮書。>成功登記並通過審覈的用戶可獲得完整的紫皮書和PPT資料。完整提供個人信息的，除了紫皮書，還可獲得Chiplet異構集成禮包哦~關於硅芯珠海硅芯科技有限公司主要從事新一代2.5D/3D堆疊芯片EDA軟件設計的研發及產業化。三維集成電路（堆疊芯片）設計EDA是具有重要意義的技術創新產品，通過堆疊芯片設計實現更高性能、更高集成度、更高可靠性和更低功耗的芯片系統，不僅能夠填補國產芯片EDA軟件的差距，同時藉助2.5D/3D堆疊芯片的行業趨勢，助力國產芯片設計行業產業升級，推動RISC-V, AI, GPU, CPU, NPU等各類芯片及終端應用領域發展。半導體精品公衆號推薦專注半導體領域更多原創內容關注全球半導體產業動向與趨勢*免責聲明：本文由作者原創。文章內容系作者個人觀點，半導體行業觀察轉載僅爲了傳達一種不同的觀點，不代表半導體行業觀察對該觀點贊同或支持，如果有任何異議，歡迎聯繫半導體行業觀察。今天是《半導體行業觀察》爲您分享的第4019期內容，歡迎關注。『半導體第一垂直媒體』實時專業原創深度公衆號ID：icbank喜歡我們的內容就點“在看”分享給小夥伴哦

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